Mémoire tampon d'horloge 9DB106BGLF, 5 TSSOP 28 broches

La mémoire tampon à temporisation zéro de Renesas Electronics prend en charge les exigences d'horloge PCIe Gen1 et Gen2. Il est piloté par une paire de sortie SRC différentielle d'un générateur d'horloge principal IDT. Il atténue le jitter sur l'horloge d'entrée et est doté d'une largeur de bande PLL sélectionnable pour maximiser les performances dans les systèmes avec ou sans horloge à spectre étendu.

Interface SMBus
Jitter cycle à cycle < 50 ps
Déviation de sortie à sortie < 50 ps