Puce mémoire SRAM CMS Infineon 1Mbit 64 k x 16 bits SOJ 44 broches

Ce dispositif est doté d'une fonction de mise hors tension automatique qui réduit considérablement la consommation électrique lorsqu'il est désélectionné. L'écriture sur le dispositif est réalisée en prenant les entrées d'activation de puce (CE) et d'activation d'écriture (WE) LOW. Si l'activation faible octet (BLE) est BASSE, les données des broches d'E/S (E/S0 à E/S7) sont écrites dans l'emplacement spécifié sur les broches d'adresse (A0 à A15). Si l'activation d'octet haut (BHE) est FAIBLE, les données des broches d'E/S (E/S8 à E/S15) sont écrites dans l'emplacement spécifié sur les broches d'adresse (A0 à A15). Le relevé du dispositif est effectué en prenant l'activation de circuit (CE) et l'activation de sortie (OE) BAS tout en forçant l'activation d'écriture (WE) HAUT. Si l'activation faible octet (BLE) est BASSE, les données de l'emplacement de mémoire spécifié par les broches d'adresse apparaissent sur E/S0 à E/S7. Si l'activation d'octet haut (BHE) est FAIBLE, les données de la mémoire apparaissent sur les E/S8 à E/S15. Voir le tableau de la réalité à la fin de cette fiche technique pour une description complète des modes de lecture et d'écriture.