Cypress Semiconductor, CY7C1412KV18-250B

La série Cypress Semiconductor CY7C1412KV18 est dotée de SRAM à pipelins synchrones 1,8 V, équipés d'une architecture QDR II. L'architecture QDR II se compose de deux ports séparés : le port de lecture et le port d'écriture pour accéder à la matrice de mémoire. Le port de lecture est doté de sorties de données dédiées pour prendre en charge les opérations de lecture et le port d'écriture est doté d'entrées de données dédiées pour prendre en charge les opérations d'écriture.

Horloge de 333 MHz pour une largeur de bande élevée
Rafale de deux mots sur tous les accès
Interfaces à double débit de données (DDR) sur les ports de lecture et d'écriture à 333 MHz
Deux horloges d'entrée pour une temporisation DDR précise
Deux horloges d'entrée pour les données de sortie pour minimiser les erreurs de décalage d'horloge et de temps de vol
Les horloges Echo simplifient la capture de données dans les systèmes haute vitesse
Le bus d'entrée à adresse multiplexée simple verrouille les entrées d'adresse pour les ports de lecture et d'écriture