SDRAM, S27KS0641DPBHI020, 64Mbit, 333Mbit/s, FBGA 24 broches

3 V E/S, 11 signaux de bus
Horloge à une extrémité (CK)
E/S 1,8 V, 12 signaux de bus
Horloge différentielle (CK, CK#)
Sélection de circuit (CS#)
Bus de données 8 bits (DQ[7:0])
Feu à éclats de données en lecture-écriture (RWDS)
Stroboscope/masque de données bidirectionnel
Sortie au début de toutes les transactions pour indiquer la latence de rafraîchissement
Sortie pendant les transactions de lecture sous forme de stroboscope de données de lecture
Saisie pendant l'écriture de transactions sous forme de masque de données en écriture
Temporisation DWDS DCARS
Pendant les transactions de lecture, le RWDS est décalé d'une seconde horloge, décalé de phase de CK
L'horloge décalée de phase est utilisée pour déplacer le bord de transition RWDS dans l'œil de données de lecture
Jusqu'à 333 Mb/s
Double débit de données (DDR) : deux transferts de données par horloge
Fréquence d'horloge de 166 MHz (333 Mb/s) à 1,8 V Vcc
Fréquence d'horloge de 100 MHz (200 Mb/s) à 3 V Vcc
Transactions par rafale séquentielle
Caractéristiques de rafale configurables
Longueurs de rafale enveloppées :
16 octets (8 horloges)
32 octets (16 horloges)
64 octets (32 horloges)
128 octets (64 horloges)
Rafale linéaire
Option hybride : une rafale enveloppée suivie d'une rafale linéaire
Type de rafale linéaire ou enroulé sélectionné dans chaque transaction
Force d'entraînement de sortie configurable
Modes de faible consommation
Mise hors tension profonde
Conditionnement
FBGA 24 billes