SDRAM AEC-Q100 Intelligent Memory, 2 GB Surface 16 bit 95 °C -40 °C 84 broches, FBGA-84 billes
- Code commande RS:
- 588-596
- Référence fabricant:
- IM2G16D2DBBG-25I
- Marque:
- Intelligent Memory
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- Code commande RS:
- 588-596
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- IM2G16D2DBBG-25I
- Marque:
- Intelligent Memory
Caractéristiques techniques
Documentation technique
Législation et Conformité
Détail produit
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Sélectionner tout | Attribut | Valeur |
|---|---|---|
| Marque | Intelligent Memory | |
| Type de produit | SDRAM | |
| Taille de la mémoire | 2GB | |
| Configuration | 256M x 8 | |
| Largeur de bus de données | 16bit | |
| Fréquence d'horloge maximum | 533MHz | |
| Temps d'accès aléatoire maximum | 2.5ns | |
| Type de montage | Surface | |
| Type de Boitier | FBGA-84 billes | |
| Température minimum de fonctionnement | -40°C | |
| Nombre de broches | 84 | |
| Température d'utilisation maximum | 95°C | |
| Série | IM2G | |
| Normes/homologations | JEDEC, RoHS | |
| Largeur | 8 mm | |
| Tension d'alimentation minimum | 1.7V | |
| Tension d'alimentation maximum | 1.9V | |
| Standard automobile | AEC-Q100 | |
| Sélectionner tout | ||
|---|---|---|
Marque Intelligent Memory | ||
Type de produit SDRAM | ||
Taille de la mémoire 2GB | ||
Configuration 256M x 8 | ||
Largeur de bus de données 16bit | ||
Fréquence d'horloge maximum 533MHz | ||
Temps d'accès aléatoire maximum 2.5ns | ||
Type de montage Surface | ||
Type de Boitier FBGA-84 billes | ||
Température minimum de fonctionnement -40°C | ||
Nombre de broches 84 | ||
Température d'utilisation maximum 95°C | ||
Série IM2G | ||
Normes/homologations JEDEC, RoHS | ||
Largeur 8 mm | ||
Tension d'alimentation minimum 1.7V | ||
Tension d'alimentation maximum 1.9V | ||
Standard automobile AEC-Q100 | ||
La DRAM DDR Intelligent Memory atteint des taux de transfert de données élevés en employant une architecture de puce qui pré-extrait plusieurs bits et synchronise les données de sortie avec l'horloge du système. Elle prend en charge les fréquences système jusqu'à 533 MHz, ce qui garantit des performances rapides et efficaces. La conception comprend des banques internes pour les opérations simultanées et utilise une architecture de pré-extraction de 4 bits pour augmenter le débit des données.
Conformité RoHS
Auto-rafraîchissement partiel de la matrice PASR
Rafraîchissement automatique et auto-rafraîchissement
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