SDRAM, W9425G6KH-5I, 256Mbit, 200MHz, 2,3 à 2,7 V, TSOP 66 broches DDR
- Code commande RS:
- 188-2575
- Référence fabricant:
- W9425G6KH-5I
- Marque:
- Winbond
Actuellement indisponible
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- 188-2575
- Référence fabricant:
- W9425G6KH-5I
- Marque:
- Winbond
Caractéristiques techniques
Documentation technique
Législation et Conformité
Détail produit
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Sélectionner tout | Attribut | Valeur |
|---|---|---|
| Marque | Winbond | |
| Taille mémoire | 256Mbit | |
| Configuration | 32 M x 8 bits | |
| Classe SDRAM | DDR | |
| Débit de données | 200MHz | |
| Largeur de bus de données | 16bit | |
| Largeur de bus d'adresse | 15bit | |
| Nombre de bits par mot | 8bit | |
| Temps d'accès aléatoire maximum | 55ns | |
| Nombre de mots | 32M | |
| Type de montage | CMS | |
| Type de boîtier | TSOP | |
| Nombre de broches | 66 | |
| Dimensions | 22.35 x 10.29 x 1.05mm | |
| Hauteur | 1.05mm | |
| Longueur | 22.35mm | |
| Tension d'alimentation de fonctionnement minimum | 2,3 V | |
| Température de fonctionnement minimum | -40 °C | |
| Température d'utilisation maximum | +85 °C | |
| Largeur | 10.29mm | |
| Tension d'alimentation fonctionnement maximum | 2,7 V | |
| Sélectionner tout | ||
|---|---|---|
Marque Winbond | ||
Taille mémoire 256Mbit | ||
Configuration 32 M x 8 bits | ||
Classe SDRAM DDR | ||
Débit de données 200MHz | ||
Largeur de bus de données 16bit | ||
Largeur de bus d'adresse 15bit | ||
Nombre de bits par mot 8bit | ||
Temps d'accès aléatoire maximum 55ns | ||
Nombre de mots 32M | ||
Type de montage CMS | ||
Type de boîtier TSOP | ||
Nombre de broches 66 | ||
Dimensions 22.35 x 10.29 x 1.05mm | ||
Hauteur 1.05mm | ||
Longueur 22.35mm | ||
Tension d'alimentation de fonctionnement minimum 2,3 V | ||
Température de fonctionnement minimum -40 °C | ||
Température d'utilisation maximum +85 °C | ||
Largeur 10.29mm | ||
Tension d'alimentation fonctionnement maximum 2,7 V | ||
Le W9425G6KH est une SDRAM DDR 256 M et la vitesse impliquant -4/-5/-5I/-5A.
Fréquence d'horloge jusqu'à 250 MHz
Architecture à double débit de données, deux transferts de données par cycle d'horloge
Entrées d'horloge différentielle (CLK et /CLK)
DQS est aligné sur les bords avec les données pour la lecture, aligné au centre avec les données pour l'écriture
Latence CAS : 2, 2,5 et 3
Longueur d'éclatement : 2, 4 et 8
Actualisation automatique et actualisation automatique
Mise hors tension préchargée et mise hors tension active
Masque de données d'écriture
Latence d'écriture = 1
Intervalle de rafraîchissement de 7,8 μS (actualisation de 8 K/64 mS)
Cycle de rafraîchissement maximum : 8
Interface : SSTL_2
Architecture à double débit de données, deux transferts de données par cycle d'horloge
Entrées d'horloge différentielle (CLK et /CLK)
DQS est aligné sur les bords avec les données pour la lecture, aligné au centre avec les données pour l'écriture
Latence CAS : 2, 2,5 et 3
Longueur d'éclatement : 2, 4 et 8
Actualisation automatique et actualisation automatique
Mise hors tension préchargée et mise hors tension active
Masque de données d'écriture
Latence d'écriture = 1
Intervalle de rafraîchissement de 7,8 μS (actualisation de 8 K/64 mS)
Cycle de rafraîchissement maximum : 8
Interface : SSTL_2
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