SDRAM AEC-Q100 Intelligent Memory, 128 Mo En surface 16 bit 85 °C -40 °C 54 broches, FBGA
- Code commande RS:
- 588-653
- Référence fabricant:
- IM1216SDBABG-6I
- Marque:
- Intelligent Memory
Actuellement indisponible
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- Code commande RS:
- 588-653
- Référence fabricant:
- IM1216SDBABG-6I
- Marque:
- Intelligent Memory
Caractéristiques techniques
Documentation technique
Législation et Conformité
Détail produit
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Sélectionner tout | Attribut | Valeur |
|---|---|---|
| Marque | Intelligent Memory | |
| Taille de la mémoire | 128Mo | |
| Type de produit | SDRAM | |
| Largeur de bus de données | 16bit | |
| Fréquence d'horloge maximum | 200MHz | |
| Nombre de bits par mot | 16 | |
| Temps d'accès aléatoire maximum | 5ns | |
| Nombre de mots | 8K | |
| Type de montage | En surface | |
| Type de Boitier | FBGA | |
| Température minimum de fonctionnemen | -40°C | |
| Nombre de broches | 54 | |
| Température d'utilisation maximum | 85°C | |
| Largeur | 8mm | |
| Normes/homologations | AEC-Q100, RoHS | |
| Standard automobile | AEC-Q100 | |
| Courant d'alimentation | 65mA | |
| Tension d'alimentation maximum | 3.6V | |
| Tension d'alimentation minimum | 3V | |
| Sélectionner tout | ||
|---|---|---|
Marque Intelligent Memory | ||
Taille de la mémoire 128Mo | ||
Type de produit SDRAM | ||
Largeur de bus de données 16bit | ||
Fréquence d'horloge maximum 200MHz | ||
Nombre de bits par mot 16 | ||
Temps d'accès aléatoire maximum 5ns | ||
Nombre de mots 8K | ||
Type de montage En surface | ||
Type de Boitier FBGA | ||
Température minimum de fonctionnemen -40°C | ||
Nombre de broches 54 | ||
Température d'utilisation maximum 85°C | ||
Largeur 8mm | ||
Normes/homologations AEC-Q100, RoHS | ||
Standard automobile AEC-Q100 | ||
Courant d'alimentation 65mA | ||
Tension d'alimentation maximum 3.6V | ||
Tension d'alimentation minimum 3V | ||
- Pays d'origine :
- TW
La DRAM synchrone à quatre banques Intelligent Memory est organisée en 4 banques x 2 Mbit x 16 . Elle atteint des taux de transfert de données élevés jusqu'à 200 MHz en employant une architecture de puce qui pré-extrait plusieurs bits et synchronise les données de sortie avec l'horloge du système.
Lecture en rafale multiple avec opération d'écriture unique
Commande de précharge automatique et contrôlée
Mode mise hors tension
Rafraîchissement automatique et auto-rafraîchissement