SRAM Infineon 4 Mo SOJ à 36 broches moulées/TSOP II à 44 broches 44 broches
- Code commande RS:
- 273-7352
- Référence fabricant:
- CY7C1049G30-10VXI
- Marque:
- Infineon
Indisponible
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- Code commande RS:
- 273-7352
- Référence fabricant:
- CY7C1049G30-10VXI
- Marque:
- Infineon
Caractéristiques techniques
Documentation technique
Législation et Conformité
Détail produit
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Sélectionner tout | Attribut | Valeur |
|---|---|---|
| Marque | Infineon | |
| Type de produit | SRAM | |
| Taille de la mémoire | 4Mo | |
| Configuration | 512K x 8 bits | |
| Nombre de mots | 512K | |
| Nombre de bits par mot | 8 | |
| Temps d'accès aléatoire maximum | 10ns | |
| Largeur de bus d'adresse | 19bit | |
| Fréquence d'horloge maximum | 100MHz | |
| Tension d'alimentation minimum | 500mV | |
| Type de timing | Asynchrone | |
| Tension d'alimentation maximum | 6V | |
| Température minimum de fonctionnemen | -55°C | |
| Type de Boitier | SOJ à 36 broches moulées/TSOP II à 44 broches | |
| Nombre de broches | 44 | |
| Température d'utilisation maximum | 150°C | |
| Série | CY7C1049G / CY7C1049GE | |
| Normes/homologations | RoHS | |
| Standard automobile | Non | |
| Sélectionner tout | ||
|---|---|---|
Marque Infineon | ||
Type de produit SRAM | ||
Taille de la mémoire 4Mo | ||
Configuration 512K x 8 bits | ||
Nombre de mots 512K | ||
Nombre de bits par mot 8 | ||
Temps d'accès aléatoire maximum 10ns | ||
Largeur de bus d'adresse 19bit | ||
Fréquence d'horloge maximum 100MHz | ||
Tension d'alimentation minimum 500mV | ||
Type de timing Asynchrone | ||
Tension d'alimentation maximum 6V | ||
Température minimum de fonctionnemen -55°C | ||
Type de Boitier SOJ à 36 broches moulées/TSOP II à 44 broches | ||
Nombre de broches 44 | ||
Température d'utilisation maximum 150°C | ||
Série CY7C1049G / CY7C1049GE | ||
Normes/homologations RoHS | ||
Standard automobile Non | ||
La RAM statique d'Infineon est un dispositif de RAM statique rapide CMOS hautes performances avec ECC intégré. Ce dispositif inclut une broche ERR qui signale une détection d'erreur et un événement de correction pendant un cycle de lecture. Les écritures de données sont effectuées en affirmant que les entrées d'activation de puce et d'activation d'écriture sont faibles, tout en fournissant les données sur les broches IO 0 à IO 7 et l'adresse sur les broches A0 à A18.
Haute vitesse
Faibles courants actifs et en veille
Détection et correction d'erreur 1 bit
Entrées et sorties compatibles TTL
ECC intégré pour la correction d'erreur à un seul bit
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